 //乘法器设计：并行乘法器设计
 //设计者：FPGA研究者
 //时间：2022年7月28日
 
 module parll_mux(a,b,ji);
    parameter WIDTH=8;
	 input[WIDTH-1:0] a,b;
	 output  [2*WIDTH-1:0] ji;
	 
    assign ji=a*b;
endmodule
	 